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(번역) DDR5 SDRAM

by 다움위키 2023. 12. 26.

DDR5 SDRAM은 Double Data Rate 5 Synchronous Dynamic Random-Access Memory에 대한 공식적인 약칭입니다. 이전 DDR4 SDRAM와 비교하여, DDR5는 전력 소비를 줄일 것이지만, 대역폭을 두 배로 늘릴 계획입니다. 그 표준은, 원래 2018년을 목표로 했었으며, 2020년 7월 14일에 발표되었습니다.

Decision Feedback Equalization (DFE)라고 불리는 새로운 특색은 더 높은 대역폭과 성능 개선에 대해 IO 속력 확장성을 활성화합니다. DDR5는 이전 제품, DDR4보다 더 많은 대역폭을 지원하며, 초당 4.8 기가비트가 가능하지만 – 출시 시점에는 제공되지 않습니다. DDR5는 DDR4 및 DDR3와 거의 동일한 지연 시간을 가질 것입니다.

Rambus는 2017년 9월에 작동하는 DDR5 DIMM을 발표했습니다. 2018년 11월 15일에, SK 하이닉스는 첫 번째 DDR5 RAM 칩의 완성을 발표했습니다; 그것은 1.1 볼트에서 5200 MT/s에서 실행됩니다. 2019년 2월에, SK 하이닉스는 6400 MT/s 칩, 예비 DDR5 표준에서 공식적으로 허용된 최고 속도를 발표했습니다. 일부 회사는 2019년 말까지 첫 번째 제품을 시장에 출시할 계획이었습니다. 세계 최초 DDR5 DRAM 칩은 공식적으로 2020년 10월 6일에 SK 하이닉스에 의해 출시되었습니다.

별도의 JEDEC 표준 LP-DDR5 (Low Power Double Data Rate 5)는, 랩탑과 스마트폰에 대해 의도되었으며, 2019년 2월에 출시되었습니다.

DDR4와 비교하여, DDR5는 메모리 전압을 1.1V로 더 줄이고, 따라서 전력 소비를 줄입니다. DDR5 모듈은 더 빠른 속도에 도달하기 위해 온-보드 전압 조정기를 통합할 수 있습니다; 이것은 비용을 증가시킬 것이기 때문에, 오직 서버-등급 및 아마도 고급 소비자 모듈에 구현될 것으로 예상됩니다. DDR5는 모듈 당 51.2 GB/s의 속도와, 모듈 당 2 메모리 채널을 지원합니다.

현재 DDR4를 사용하는 대부분의 사용 사례가 결국 DDR5로 이동할 것이라는 일반적인 기대감이 있습니다. 데스크탑과 서버에서 사용되기 위해 (랩탑은 아마도 LPDDR5를 대신 사용할 것임), 예를 들어 Intel과 AMD의 CPU의 통합된 메모리 제어기가 그것을 지원해야 할 것입니다; 2020년 6월 현재, 어느 쪽에서도 공식적인 지원 발표가 없었지만, 유출된 슬라이드는 인텔의 2021 Sapphire Rapids 마이크로아키텍처에 대한 계획된 DDR5 지원을 보였습니다. AMD의 Ryzen 5000-시리즈 CPU는 여전히 DDR4 RAM을 사용합니다. 유출된 내부 AMD 로드맵은 2022 Zen 4 CPU 및 Zen 3+ APU에 대한 DDR5 지원을 보여주는 것으로 보고되었습니다.

DIMMs versus memory chips

이전 SDRAM 세대는 메모리 칩과 패시브 배선 (및 작은 직렬 존재 감지 ROM)으로 구성된 비-버퍼된 DIMM을 허용했지만, DDR5 DIMM은 추가적인 활성 회로를 필요하며, DIMM에 대한 인터페이스를 RAM 칩 자체에 대한 인터페이스와 다르게 만듭니다.

DDR5 DIMM은 12V에서 벌크 전력과 3.3V에서 관리 인터페이스 전력을 공급받고, 온-보드 회로 (전원 관리 집적된 회로[21] 및 결합된 수동 구성-요소)를 메모리 칩에 의해 요구된 더 낮은 전압으로 변환하기 위해 사용합니다. 사용의 지점에 가까운 최종 전압 조정은 보다 안정적인 전력을 제공하고, CPU 전원 공급 장치에 대해 전압 조정기 모듈의 개발을 반영합니다.

모든 DDR5 DIMM이 등록됩니다. "등록된 클럭 드라이버" (RCD) 칩은 DRAM 칩에 의해 예상된 DIMM에 대한 7-비트-폭 이중 데이터 율 명령/주소 버스를 14-비트-폭 단일 데이터 율 명령/주소 신호로 변환합니다.

각 DIMM은 두 개의 독립 채널을 가집니다. 더 이전 SDRAM 세대는 64 또는 72 (비-ECC/ECC) 데이터 선을 제어하는 하나의 CA 버스를 가졌으며, 각 DDR5 DIMM은 각 32 또는 40 (비-ECC/ECC) 데이터 선을 제어하는 두 개의 CA 버스를 가져서, 전체 64 또는 80 데이터 선을 제어합니다. 이 4 바이트 버스 폭에 두 배된 16의 최소 버스트 길이를 곱한 값은 64 바이트의 최소 액세스 크기를 유지하며, 이것은 x86 마이크로프로세서에 의해 사용되는 캐시 선 크기와 일치합니다.

Operation

표준 DDR5 메모리 속도는 초당 4800에서 6400 백만 전송의 범위 (PC5-38400에서 PC5-51200)입니다. 더 높은 속도는 이전 세대에서 그랬던 것처럼 나중에 추가될 수 있습니다.

DDR4 SDRAM과 비교하여, 최소 버스트 길이는 16으로 두 배가 되었으며, 8 전송 후 "버스트 촙"의 옵션을 가집니다. 주소 지정 범위는 역시 다음과 같이 약간 확장됩니다:

  • 칩 ID 비트의 숫자는 3에서 유지되며, 8 스택된 칩까지 허용합니다.
  • 세 번째 뱅크 그룹 비트 (BG2)가 더해졌으며, 8 뱅크 그룹까지 허용합니다.
  • 뱅크 그룹 당 최대 뱅크의 숫자는 4로 유지됩니다.
  • 행 주소 비트의 숫자는, 최대 128K 행에 대해, 17로 유지됩니다.
  • 하나 더 열 주소 비트 (C10)가 더해지며, ×4 칩에서 8192 열 (1KiB 페이지)까지 허용합니다.
  • 최하위-유효 세 열 주소 비트 (C0, C1, C2)는 제거됩니다; 모든 읽기 및 쓰기는 8의 배수인 열 주소에서 시작해야 합니다.
  • 하나의 비트는 확장 주소 지정을 위해 네 번째 칩 ID 비트 (CID3) 또는 추가 행 주소 비트 (R17) 중 하나로 예약되어 있습니다.

Command encoding

DDR5 command encoding
Command CS Command/addresss (CA) bits
0 1 2 3 4 5 6 7 8 9 10 11 12 13
Active (activate)
Open a row		 L L L Row R0–3 Bank Bank group Chip CID0–2
H Row R4–16 R17/
CID3
Unassigned, reserved L L H V
H V
Unassigned, reserved L H L L L V
H V
Write pattern L H L L H L H Bank Bank group Chip CID0–2
H V Column C3–10 V AP H V CID3
Unassigned, reserved L H L L H H V
H V
Mode register write L H L H L L Address MRA0–7 V
H Data MRD0–7 V CW V
Mode register read L H L H L H Address MRA0–7 V
H V CW V
Write L H L H H L BL Bank Bank group Chip CID0–2
H V Column C3–10 V AP WRP V CID3
Read L H L H H H BL Bank Bank group Chip CID0–2
H V Column C3–10 V AP V CID3
Vref CA L H H L L L Data V
Refresh all L H H L L H CID3 V L Chip CID0–2
Refresh same bank L H H L L H CID3 Bank V H Chip CID0–2
Precharge all L H H L H L CID3 V L Chip CID0–2
Precharge same bank L H H L H L CID3 Bank V H Chip CID0–2
Precharge L H H L H H CID3 Bank Bank group Chip CID0–2
Unassigned, reserved L H H H L L V
Self-refresh entry L H H H L H V L V
Power-down entry L H H H L H V H ODT V
Multi-purpose command L H H H H L Command CMD0–7 V
Power-down exit,
No operation		 L H H H H H V
Deselect (no operation) H X

Signal level (H, high \(\cdot\) L, low \(\cdot\) V, valid, either low or high \(\cdot\) X, irrelevant) \(\cdot\) Logic level (     Active \(\cdot\)      Inactive \(\cdot\)      Unused)

Control bits (AP, Auto-precharge \(\cdot\) CW, Control word \(\cdot\) BL, Burst length ≠ 16 \(\cdot\) WRP, Write partial \(\cdot\) ODT, ODT remains enabled)

 

명령 인코딩은 상당히 재-배열되었고 LP-DDR4의 인코딩에서 영감을 얻었습니다; 명령은 14-비트 버스를 갖는 1 또는 2의 주기를 사용하여 전송됩니다. 일부 간단한 명령 (예를 들어 프리차지)은 한 주기를 사용하지만, 주소 (활성화, 읽기, 쓰기)를 포함하는 임의의 명령은 28 비트 정보를 포함하기 위해 두 주기를 사용합니다.

역시 LPDDR과 마찬가지로, 이제 8x 13-비트 레지스터가 아닌 256x 8-비트 모드 레지스터가 있습니다. 그리고 등록된 클럭 드라이버 칩에서 사용하기 위해 하나의 레지스터 (MR7)를 예약하는 대신, 모드 레지스터의 완전한 두 번째 뱅크가 정의됩니다 (CW 비트를 사용하여 선택됩니다).

"쓰기 패턴" 명령은 DDR5의 새로운 기능입니다; 이것은 쓰기 명령과 동일하지만, 데이터가 전송되지 않습니다. 대신에, 그 범위는 1-바이트 모드 레지스터 (기본값은 모두-영)의 복사본으로 채워집니다. 비록 이것이 표준 쓰기와 같은 시간이 걸리지만, 데이터 라인을 구동하지 않는 것이 에너지를 절약합니다. 역시, 여러 뱅크에 대한 쓰기가 더 밀접하게 인터리브될 수 있습니다.

다목적 명령은 데이터 버스의 훈련 및 교정을 위한 다양한 하위-명령을 포함합니다.

External links

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